玻璃基板技术综述（2）发表时间：2026-02-19 10:05 本文综述（2）重点探讨了玻璃基板在先进封装中的四大核心方向：一是利用玻璃超低粗糙度与可调CTE实现1–5μm级细线RDL及大面板制造工艺；二是深入分析TGV与BGA的可靠性，通过应力缓冲层、焊料优化及CTE匹配解决热机械失效问题；三是介绍玻璃面板嵌入（GPE）与光学集成技术，展示其在无TSV异构集成及低损耗光互连中的优势；四是验证玻璃基板在毫米波领域的应用，通过SIW、CPW等结构实现高频低损耗互连，确立其作为下一代高性能封装关键平台的地位。 2.3. 玻璃上的细线再分布层（Fine Line RDL on Glass） 相较于传统有机层压板，玻璃在细线图形化方面具有诸多优势。玻璃的超低表面粗糙度（Ra < 1 nm）有助于减少铜籽晶层–光刻胶界面的漫反射，从而可实现非常精细的光刻尺寸。此外，玻璃的可调热膨胀系数（CTE）可用于减小基板翘曲，进而实现超高I/O密度的多层RDL封装。玻璃还具有极低的厚度变化，这使得在光刻过程中，在大面板区域内更容易实现均匀聚焦。 佐治亚理工学院封装研究中心在玻璃基板上的细线RDL方面开展了大量研究。细线RDL制造的关键挑战包括光刻与籽晶层蚀刻工艺。Lu等人展示了一种先进的半加成工艺（SAP），用于在薄型面板玻璃中介层上制作2–5 μm的RDL走线，从而为2.5D系统实现高密度芯片间互连。研究中采用了差分铜籽晶层蚀刻方法。 Liu等人广泛报道了光刻胶与光刻工艺，以在大面板上实现1 μm线宽。在我们此前的一项研究中，开发了一种新颖的低成本“蚀刻阻挡层”技术，用于防止在封装再分布层（RDL）的半加成工艺（SAP）中铜走线发生横向蚀刻。该技术在湿法籽晶层蚀刻过程中，采用50 nm钛侧壁阻挡层保护RDL走线，从而无需走线变窄即可实现精确控制。利用标准SAP工具，该工艺实现了低至1/1 μm甚至2.5/0.5 μm的线/间距尺寸。 DNP的Kudo等人展示了一种在300 mm × 400 mm玻璃面板上采用2 μm间距半加成工艺制造的大面板级RDL转接板，如图12所示。采用干法等离子体蚀刻进行籽晶层蚀刻，形成了1 μm宽的铜走线，具有高深宽比（>3）且线宽无变化。走线上覆有无机电介质以保证可靠性  图12. (a) 在300毫米×400毫米玻璃面板上的DNP的再分布层。(b) 铜走线的扫描电镜横截面 (c) 玻璃中介层。 2.4. 可靠性研究 在所有类型的电子封装中，不连续性是最常出现的失效点。对于玻璃基板而言，最关键的失效区域是玻璃通孔（TGV）与球栅阵列（BGA）接口。 2.4.1. TGV可靠性 通孔是封装中最常见的失效点之一。自玻璃基板问世以来，TGV可靠性一直是重要研究方向。铜与玻璃物理性质的固有不匹配导致了可靠性挑战。研究者已考察多种参数，如TGV直径、节距、玻璃成分、应力缓解机制、工艺参数及TGV几何形状等。 Demir等人研究了在100 μm厚玻璃基板上、直径30 μm、节距120 μm的铜填充TGV在−55 °C至125 °C温度范围内的热机械可靠性。仿真表明，铜的热胀冷缩会在玻璃界面产生径向与剪切应力，可能引发开裂。较大的节距可减少相邻通孔间的应力相互作用，参数分析显示TGV节距≥2倍通孔直径可最小化相邻应力相互作用，最终制造时选用4倍直径节距。测试结构成功经受3000次热循环，直流电阻保持稳定，但未观察到铜开裂，而分层与玻璃开裂现象验证了应力仿真预测的失效区域。
 图13. 等效塑性应变随热冲击循环次数的变化 各种玻璃通孔（TGV）形成工艺会产生不同的 TGV 几何形状，这会影响其可靠性。藤本等人针对应力和可靠性研究了不同的 TGV 几何形状。基于玻璃芯的温升情况，对直线型和 X 型 TGV（深宽比 = 12）进行了热应力分析。研究发现，由于通孔角度较大，X 型通孔能够承受更大的热应力。研究人员开展了热循环实验。对于所有三种通孔填充方法（完全填充、部分填充和保形填充），即使在 1000 次热循环后，也未观察到明显的电阻变化。 泄漏和吸湿通常会限制传统基板的可靠性，而玻璃固有的气密性则显著提高了可靠性。奥罗等人评估了康宁 HPFS 玻璃中铜填充 TGV 在热冲击、高温存储（HTS）和高加速应力测试（HAST）下的氦气密性。所有样品均超出要求，在无泄漏的情况下，经受住了高达 9000 次热循环和 4600 小时的高温存储测试。由于铜氧化（CuO/Cu₂O）和钛 - 铜界面脱粘，高加速应力测试在 400 - 1600 小时后导致样品失效。总体而言，对于严格的气密性应用，铜 TGV 表现出较高的可靠性。 2.4.2. BGA可靠性玻璃具备可控的热膨胀系数（CTE），可匹配硅芯片或有机基板。已有大量研究对比了在玻璃基板上微凸点与球栅阵列（BGA）连接的可靠性。多项报告一致认为，将玻璃的CTE与印刷电路板（PCB）匹配比与芯片匹配更为重要。 Lau等人研究了微凸点与受控塌陷芯片连接（C4）焊点在有机与无机封装中的焊料可靠性，并在 −40 ℃至85 ℃ 之间进行热循环测试，每阶段保温15分钟。由于与PCB的CTE失配更大，玻璃基板在热循环（加热与冷却）过程中的变形量高于有机基板。然而，在玻璃封装中，微凸点的最大累积等效非弹性应变反而更小，这归因于玻璃与芯片之间的CTE失配较小。作者指出，由于PCB层面的焊点通常无底部填充（不同于芯片层面的微凸点），因此在这种情况下，使封装的CTE与PCB匹配比与芯片匹配更为关键。这也解释了为何在玻璃封装中，C4焊点的最大累积等效非弹性应变是有机封装的两倍以上。不过，由于玻璃的CTE可调，选择与PCB相近的玻璃CTE可显著减小大尺寸玻璃面板的变形。 大尺寸2.5D玻璃BGA封装的热机械可靠性与翘曲优化Jayaram等人提出了一种设计与仿真框架，用以优化大尺寸2.5D玻璃BGA封装的热机械可靠性与翘曲。该研究利用ANSYS软件进行有限元分析（FEA），评估了尺寸为 30 mm × 40 mm 与 40 mm × 50 mm 的玻璃基BGA封装在芯片级与板级的疲劳寿命及翘曲行为。模型结构首先经历从 260 ℃降至25 ℃ 的温度变化，以模拟表面贴装（SMT）回流工艺的冷却阶段；随后按照JEDEC标准 JESD22-A106B 进行五次 −40 ℃至125 ℃ 的热循环，以评估疲劳性能。研究考察了CTE分别为 3 ppm/℃ 与 9.8 ppm/℃ 的基板，并使用SAC105焊料实现芯片与板级互连。疲劳寿命预测基于Coffin–Manson与Engelmaier–Wild模型（见图14），翘曲引发的良率风险则依据JEITA标准进行评估。结果显示，拐角焊点的等效塑性应变在五次热循环后趋于稳定。 关键结论之一是：高CTE玻璃可提升板级可靠性（通过降低焊点应变），但会显著增加芯片级翘曲，可能导致良率损失；低CTE玻璃可降低翘曲，却无法满足板级可靠性要求。对于 30 mm × 40 mm 封装，确定了一个5–7.5 ppm/℃ 的CTE范围，可兼顾两项指标的平衡。更大的封装具有更窄的设计窗口，并且更容易面临性能与可靠性的权衡取舍。  图14展示了不同玻璃CTE值在芯片级别和电路板级别的疲劳寿命预测 不同类型的焊料也可以用来优化玻璃基板的BGA可靠性。Jayaram等人在另一篇文章中研究了单芯片玻璃BGA封装的可靠性，重点关注使用SAC105、SAC305和掺Mn的SACm合金进行直接连接到电路板的标准BGA焊球。参数有限元分析评估了玻璃CTE（3.3和9.8 ppm/K）对电路板级别疲劳寿命的影响。实验性的热循环（-40°C到125°C）验证了模型的预测，其中SACm达到了与SAC305相似的可靠性并超过了SAC105。值得注意的是，在焊球周围添加聚合物套管进一步提高了约25%的疲劳寿命，缓解了低CTE样品中观察到的翘曲引起的早期失效。所有配置均通过了1000次的JEDEC标准测试，但高CTE封装展示了超过2600次的寿命延长，表明对先进且更大封装的更好扩展性。研究确认，结合高CTE玻璃、掺Mn的焊料和聚合物套管是实现可靠、薄型、大面积玻璃BGA封装的一种有前景的方法[58]。Singh等人首次展示了大型超薄玻璃BGA封装（18.5毫米×18.5毫米，100微米厚）通过SMT直接安装在PCB上而无需中间有机封装的热循环和跌落测试的可靠性。低CTE样品在1100次循环后失败，而高CTE样品则在性能稳定的情况下超过了5000次循环。失效分析揭示了起源于焊料/玻璃界面的疲劳裂纹，这些区域与高塑性应变区域一致。根据JESD22-B111标准进行的跌落测试结果显示，30个样本中有28个符合标准，玻璃CTE对跌落可靠性没有显著影响。主要的失效模式包括铜走线断裂和Ni/Cu界面附近的界面裂纹，这通常与制造过程的洁净度有关。关键的是，没有观察到玻璃开裂或分层现象，证明了在适当的边缘保护和过程控制下，玻璃基板可以在机械应力下表现出强韧性。 3. 架构与新型集成方法3.1. 玻璃面板嵌入（Glass Panel Embedding, GPE）玻璃面板嵌入（GPE）已成为高密度封装领域一项颇具前景的技术进步，它通过在结构化玻璃基板中嵌入芯片（die embedding）实现异构集成。基于先前在玻璃基中介层方面的研究工作，GPE充分发挥了玻璃的独特性能——如低损耗特性、尺寸稳定性以及可定制的热膨胀系数（CTE）——同时引入了面板级嵌入方法，摆脱了对硅通孔（Through Silicon Vias, TSVs）或模塑料封装剂的依赖。 与基于TSV的2.5D和3D硅中介层相比（后者需在高昂成本与复杂工艺下在硅片上刻蚀实现垂直互连），GPE可将已知合格芯片（Known Good Die, KGD）被动集成到玻璃腔体中，并通过多层聚合物再分布层（redistribution layers, RDL）实现信号与电源再分布。 与受限于翘曲和模塑料稳定性的晶圆级扇出封装（wafer-level fan-out packages）不同，GPE提供了一种热机械性能稳健的基板，可支持细间距I/O（<20 μm）、更高的布线密度以及大尺寸面板格式。玻璃的使用还能降低翘曲并提高表面平整度，这对细线光刻和多芯片组装至关重要。此外，GPE消除了有机封装中与凸点回流及翘曲控制相关的诸多限制，并避免了预组装TSV堆叠带来的芯片良率损失。 玻璃面板嵌入的通用工艺流程玻璃面板嵌入的通用工艺流程已在前面章节讨论。根据具体架构的不同，工艺流程可能会有所变化且更加复杂。GPE工艺完全兼容标准的OSAT（外包半导体组装与测试）组装工作流程，可实现来自多个工艺节点与代工厂芯片的无缝集成。GPE封装可实现小于2 μm的芯片位移，从而支持芯片优先（chip-first）、多芯片、高密度2.5D封装。较低的芯片位移可减小所需焊盘尺寸，进而提高布线密度。芯片可以并排放置，间距小于100 μm，从而实现超过1 TBps的带宽密度。 S. Ravichandran等人报道了两种基于玻璃的高性能计算3D封装架构，这些架构通过GPE实现。图15a、b展示了这两种架构的示意图。在该方法中，芯片被嵌入玻璃腔体内，并通过聚合物基再分布层（RDL）互连，从而无需使用TSV。
这些架构均在面板级基板上制造，展示了GPE作为一种无TSV平台在先进计算系统异构集成中的可扩展性、细间距能力以及热学优势。 图15c展示了组装完成并填充毛细底填料的嵌入式玻璃中介层封装。图16展示了采用GPE方法将天线与MMIC（单片微波集成电路）集成的示例架构，此类集成方案可提供更低的插入损耗与寄生损耗。  图15（a,b）展示了将芯片嵌入玻璃中的不同架构。（c）为组装并完成毛细管底部填充后的玻璃嵌入式中介层封装。  图16 使用玻璃面板嵌入的封装中天线（AiP）架构方案（a）芯片朝下和（b）芯片朝上。 3.2 光学集成 对玻璃基板进行微结构化处理的能力，为实现先进的光学集成提供了关键支持，特别是在共封装光学领域。可采用多种波导制造技术，包括离子交换扩散、飞秒激光诱导折射率改性，以及用光学透明聚合物填充的玻璃通孔（TGV），从而实现平面和垂直（3D）波导架构。此外，光子集成电路（PIC）可嵌入玻璃腔体中，以促进与电子集成电路的高密度集成。格雷尼尔（Grenier）等人展示了一种可扩展的方法，即利用超快贝塞尔光束激光加工技术在玻璃基板中实现高密度、低损耗的光纤到芯片连接。在玻璃晶圆中形成离子交换波导，并采用光学质量端面进行切割，无需进行抛光处理。通过为多光纤推入式（MPO）连接器激光烧蚀沟槽来实现无源对准，与传统有源对准相比，损耗降低了0.19 dB。 离子交换是一种众所周知的工艺，自1972年以来一直用于局部修改玻璃的光学特性。这种能力使玻璃成为共封装光学的理想平台。Brusberg等人在新设计的碱金属玻璃组合物中展示了超低损耗的离子交换(IOX)波导，其传播损耗为0.034 dB/cm，并且具有适合在85°C下使用五年的热稳定性。为了减轻碱金属离子向相邻材料的迁移，引入了一层薄的SiO₂阻挡层（<200 nm），保持与光子集成电路的耦合损耗低于0.5 dB。在另一份报告中，Brusberg等人提出了一个紧凑、低成本的基板中共封装光学平台。使用损耗小于0.1 dB/cm的离子交换波导、穿玻璃通孔和嵌入在50 µm深腔中的细线铜再分布层，他们的设计支持高密度光学和电气互连。与氮化硅PIC的低损耗（约0.5 dB）耦合以及通过一种新型4.4 mm高的连接器实现边缘光纤连接得到了展示。被动对准特性使得连接器损耗低至0.85 dB。图17a显示了带有组装好的PIC的玻璃平台示意图，图17b显示了波导位于玻璃表面正下方的光学显微照片。  图 17 (a) 光子集成电路（PIC）组装于玻璃平台的示意图，展示了纤维到芯片和芯片到芯片的光学连接性，包括 RDL、TGV 和 IOX 波导。(b) 显示波导位于玻璃表面下方，间距为 250 微米，与 MPO 光纤阵列连接器中的光纤间距相同的光学端面显微照片。 2.3. 玻璃上的细线再分布层（Fine Line RDL on Glass） 相较于传统有机层压板，玻璃在细线图形化方面具有诸多优势。玻璃的超低表面粗糙度（Ra < 1 nm）有助于减少铜籽晶层–光刻胶界面的漫反射，从而可实现非常精细的光刻尺寸。此外，玻璃的可调热膨胀系数（CTE）可用于减小基板翘曲，进而实现超高I/O密度的多层RDL封装。玻璃还具有极低的厚度变化，这使得在光刻过程中，在大面板区域内更容易实现均匀聚焦。 佐治亚理工学院封装研究中心在玻璃基板上的细线RDL方面开展了大量研究。细线RDL制造的关键挑战包括光刻与籽晶层蚀刻工艺。Lu等人展示了一种先进的半加成工艺（SAP），用于在薄型面板玻璃中介层上制作2–5 μm的RDL走线，从而为2.5D系统实现高密度芯片间互连。研究中采用了差分铜籽晶层蚀刻方法。 Liu等人广泛报道了光刻胶与光刻工艺，以在大面板上实现1 μm线宽。在我们此前的一项研究中，开发了一种新颖的低成本“蚀刻阻挡层”技术，用于防止在封装再分布层（RDL）的半加成工艺（SAP）中铜走线发生横向蚀刻。该技术在湿法籽晶层蚀刻过程中，采用50 nm钛侧壁阻挡层保护RDL走线，从而无需走线变窄即可实现精确控制。利用标准SAP工具，该工艺实现了低至1/1 μm甚至2.5/0.5 μm的线/间距尺寸。 DNP的Kudo等人展示了一种在300 mm × 400 mm玻璃面板上采用2 μm间距半加成工艺制造的大面板级RDL转接板，如图12所示。采用干法等离子体蚀刻进行籽晶层蚀刻，形成了1 μm宽的铜走线，具有高深宽比（>3）且线宽无变化。走线上覆有无机电介质以保证可靠性  图12. (a) 在300毫米×400毫米玻璃面板上的DNP的再分布层。(b) 铜走线的扫描电镜横截面 (c) 玻璃中介层。 2.4. 可靠性研究 在所有类型的电子封装中，不连续性是最常出现的失效点。对于玻璃基板而言，最关键的失效区域是玻璃通孔（TGV）与球栅阵列（BGA）接口。 2.4.1. TGV可靠性 通孔是封装中最常见的失效点之一。自玻璃基板问世以来，TGV可靠性一直是重要研究方向。铜与玻璃物理性质的固有不匹配导致了可靠性挑战。研究者已考察多种参数，如TGV直径、节距、玻璃成分、应力缓解机制、工艺参数及TGV几何形状等。 Demir等人研究了在100 μm厚玻璃基板上、直径30 μm、节距120 μm的铜填充TGV在−55 °C至125 °C温度范围内的热机械可靠性。仿真表明，铜的热胀冷缩会在玻璃界面产生径向与剪切应力，可能引发开裂。较大的节距可减少相邻通孔间的应力相互作用，参数分析显示TGV节距≥2倍通孔直径可最小化相邻应力相互作用，最终制造时选用4倍直径节距。测试结构成功经受3000次热循环，直流电阻保持稳定，但未观察到铜开裂，而分层与玻璃开裂现象验证了应力仿真预测的失效区域。
图13. 等效塑性应变随热冲击循环次数的变化 各种玻璃通孔（TGV）形成工艺会产生不同的 TGV 几何形状，这会影响其可靠性。藤本等人针对应力和可靠性研究了不同的 TGV 几何形状。基于玻璃芯的温升情况，对直线型和 X 型 TGV（深宽比 = 12）进行了热应力分析。研究发现，由于通孔角度较大，X 型通孔能够承受更大的热应力。研究人员开展了热循环实验。对于所有三种通孔填充方法（完全填充、部分填充和保形填充），即使在 1000 次热循环后，也未观察到明显的电阻变化。 泄漏和吸湿通常会限制传统基板的可靠性，而玻璃固有的气密性则显著提高了可靠性。奥罗等人评估了康宁 HPFS 玻璃中铜填充 TGV 在热冲击、高温存储（HTS）和高加速应力测试（HAST）下的氦气密性。所有样品均超出要求，在无泄漏的情况下，经受住了高达 9000 次热循环和 4600 小时的高温存储测试。由于铜氧化（CuO/Cu₂O）和钛 - 铜界面脱粘，高加速应力测试在 400 - 1600 小时后导致样品失效。总体而言，对于严格的气密性应用，铜 TGV 表现出较高的可靠性。 2.4.2. BGA可靠性玻璃具备可控的热膨胀系数（CTE），可匹配硅芯片或有机基板。已有大量研究对比了在玻璃基板上微凸点与球栅阵列（BGA）连接的可靠性。多项报告一致认为，将玻璃的CTE与印刷电路板（PCB）匹配比与芯片匹配更为重要。 Lau等人研究了微凸点与受控塌陷芯片连接（C4）焊点在有机与无机封装中的焊料可靠性，并在 −40 ℃至85 ℃ 之间进行热循环测试，每阶段保温15分钟。由于与PCB的CTE失配更大，玻璃基板在热循环（加热与冷却）过程中的变形量高于有机基板。然而，在玻璃封装中，微凸点的最大累积等效非弹性应变反而更小，这归因于玻璃与芯片之间的CTE失配较小。作者指出，由于PCB层面的焊点通常无底部填充（不同于芯片层面的微凸点），因此在这种情况下，使封装的CTE与PCB匹配比与芯片匹配更为关键。这也解释了为何在玻璃封装中，C4焊点的最大累积等效非弹性应变是有机封装的两倍以上。不过，由于玻璃的CTE可调，选择与PCB相近的玻璃CTE可显著减小大尺寸玻璃面板的变形。 大尺寸2.5D玻璃BGA封装的热机械可靠性与翘曲优化Jayaram等人提出了一种设计与仿真框架，用以优化大尺寸2.5D玻璃BGA封装的热机械可靠性与翘曲。该研究利用ANSYS软件进行有限元分析（FEA），评估了尺寸为 30 mm × 40 mm 与 40 mm × 50 mm 的玻璃基BGA封装在芯片级与板级的疲劳寿命及翘曲行为。模型结构首先经历从 260 ℃降至25 ℃ 的温度变化，以模拟表面贴装（SMT）回流工艺的冷却阶段；随后按照JEDEC标准 JESD22-A106B进行五次 −40 ℃至125 ℃ 的热循环，以评估疲劳性能。研究考察了CTE分别为 3 ppm/℃ 与 9.8 ppm/℃ 的基板，并使用SAC105焊料实现芯片与板级互连。疲劳寿命预测基于Coffin–Manson与Engelmaier–Wild模型（见图14），翘曲引发的良率风险则依据JEITA标准进行评估。结果显示，拐角焊点的等效塑性应变在五次热循环后趋于稳定。 关键结论之一是：高CTE玻璃可提升板级可靠性（通过降低焊点应变），但会显著增加芯片级翘曲，可能导致良率损失；低CTE玻璃可降低翘曲，却无法满足板级可靠性要求。对于 30 mm × 40 mm 封装，确定了一个5–7.5 ppm/℃ 的CTE范围，可兼顾两项指标的平衡。更大的封装具有更窄的设计窗口，并且更容易面临性能与可靠性的权衡取舍。  图14展示了不同玻璃CTE值在芯片级别和电路板级别的疲劳寿命预测 不同类型的焊料也可以用来优化玻璃基板的BGA可靠性。Jayaram等人在另一篇文章中研究了单芯片玻璃BGA封装的可靠性，重点关注使用SAC105、SAC305和掺Mn的SACm合金进行直接连接到电路板的标准BGA焊球。参数有限元分析评估了玻璃CTE（3.3和9.8 ppm/K）对电路板级别疲劳寿命的影响。实验性的热循环（-40°C到125°C）验证了模型的预测，其中SACm达到了与SAC305相似的可靠性并超过了SAC105。值得注意的是，在焊球周围添加聚合物套管进一步提高了约25%的疲劳寿命，缓解了低CTE样品中观察到的翘曲引起的早期失效。所有配置均通过了1000次的JEDEC标准测试，但高CTE封装展示了超过2600次的寿命延长，表明对先进且更大封装的更好扩展性。研究确认，结合高CTE玻璃、掺Mn的焊料和聚合物套管是实现可靠、薄型、大面积玻璃BGA封装的一种有前景的方法。Singh等人首次展示了大型超薄玻璃BGA封装（18.5毫米×18.5毫米，100微米厚）通过SMT直接安装在PCB上而无需中间有机封装的热循环和跌落测试的可靠性。低CTE样品在1100次循环后失败，而高CTE样品则在性能稳定的情况下超过了5000次循环。失效分析揭示了起源于焊料/玻璃界面的疲劳裂纹，这些区域与高塑性应变区域一致。根据JESD22-B111标准进行的跌落测试结果显示，30个样本中有28个符合标准，玻璃CTE对跌落可靠性没有显著影响。主要的失效模式包括铜走线断裂和Ni/Cu界面附近的界面裂纹，这通常与制造过程的洁净度有关。关键的是，没有观察到玻璃开裂或分层现象，证明了在适当的边缘保护和过程控制下，玻璃基板可以在机械应力下表现出强韧性。 3. 架构与新型集成方法3.1. 玻璃面板嵌入（Glass Panel Embedding, GPE）玻璃面板嵌入（GPE）已成为高密度封装领域一项颇具前景的技术进步，它通过在结构化玻璃基板中嵌入芯片（die embedding）实现异构集成。基于先前在玻璃基中介层方面的研究工作，GPE充分发挥了玻璃的独特性能——如低损耗特性、尺寸稳定性以及可定制的热膨胀系数（CTE）——同时引入了面板级嵌入方法，摆脱了对硅通孔（Through Silicon Vias, TSVs）或模塑料封装剂的依赖。 与基于TSV的2.5D和3D硅中介层相比（后者需在高昂成本与复杂工艺下在硅片上刻蚀实现垂直互连），GPE可将已知合格芯片（Known Good Die, KGD）被动集成到玻璃腔体中，并通过多层聚合物再分布层（redistribution layers, RDL）实现信号与电源再分布。 与受限于翘曲和模塑料稳定性的晶圆级扇出封装（wafer-level fan-out packages）不同，GPE提供了一种热机械性能稳健的基板，可支持细间距I/O（<20 μm）、更高的布线密度以及大尺寸面板格式。玻璃的使用还能降低翘曲并提高表面平整度，这对细线光刻和多芯片组装至关重要。此外，GPE消除了有机封装中与凸点回流及翘曲控制相关的诸多限制，并避免了预组装TSV堆叠带来的芯片良率损失。 玻璃面板嵌入的通用工艺流程玻璃面板嵌入的通用工艺流程已在前面章节讨论。根据具体架构的不同，工艺流程可能会有所变化且更加复杂。GPE工艺完全兼容标准的OSAT（外包半导体组装与测试）组装工作流程，可实现来自多个工艺节点与代工厂芯片的无缝集成。GPE封装可实现小于2 μm的芯片位移，从而支持芯片优先（chip-first）、多芯片、高密度2.5D封装。较低的芯片位移可减小所需焊盘尺寸，进而提高布线密度。芯片可以并排放置，间距小于100 μm，从而实现超过1 TBps的带宽密度。 S. Ravichandran等人报道了两种基于玻璃的高性能计算3D封装架构，这些架构通过GPE实现。图15a、b展示了这两种架构的示意图。在该方法中，芯片被嵌入玻璃腔体内，并通过聚合物基再分布层（RDL）互连，从而无需使用TSV。
这些架构均在面板级基板上制造，展示了GPE作为一种无TSV平台在先进计算系统异构集成中的可扩展性、细间距能力以及热学优势。 图15c展示了组装完成并填充毛细底填料的嵌入式玻璃中介层封装。图16展示了采用GPE方法将天线与MMIC（单片微波集成电路）集成的示例架构，此类集成方案可提供更低的插入损耗与寄生损耗。  图15（a,b）展示了将芯片嵌入玻璃中的不同架构；（c）为组装并完成毛细管底部填充后的玻璃嵌入式中介层封装。  图16 使用玻璃面板嵌入的封装中天线（AiP）架构方案（a）芯片朝下和（b）芯片朝上。 3.2 光学集成 对玻璃基板进行微结构化处理的能力，为实现先进的光学集成提供了关键支持，特别是在共封装光学领域。可采用多种波导制造技术，包括离子交换扩散、飞秒激光诱导折射率改性，以及用光学透明聚合物填充的玻璃通孔（TGV），从而实现平面和垂直（3D）波导架构。此外，光子集成电路（PIC）可嵌入玻璃腔体中，以促进与电子集成电路的高密度集成。格雷尼尔（Grenier）等人展示了一种可扩展的方法，即利用超快贝塞尔光束激光加工技术在玻璃基板中实现高密度、低损耗的光纤到芯片连接。在玻璃晶圆中形成离子交换波导，并采用光学质量端面进行切割，无需进行抛光处理。通过为多光纤推入式（MPO）连接器激光烧蚀沟槽来实现无源对准，与传统有源对准相比，损耗降低了0.19 dB。 离子交换是一种众所周知的工艺，自1972年以来一直用于局部修改玻璃的光学特性。这种能力使玻璃成为共封装光学的理想平台。Brusberg等人在新设计的碱金属玻璃组合物中展示了超低损耗的离子交换(IOX)波导，其传播损耗为0.034 dB/cm，并且具有适合在85°C下使用五年的热稳定性。为了减轻碱金属离子向相邻材料的迁移，引入了一层薄的SiO₂阻挡层（<200 nm），保持与光子集成电路的耦合损耗低于0.5 dB。在另一份报告中，Brusberg等人提出了一个紧凑、低成本的基板中共封装光学平台。使用损耗小于0.1 dB/cm的离子交换波导、穿玻璃通孔和嵌入在50 µm深腔中的细线铜再分布层，他们的设计支持高密度光学和电气互连。与氮化硅PIC的低损耗（约0.5 dB）耦合以及通过一种新型4.4 mm高的连接器实现边缘光纤连接得到了展示。被动对准特性使得连接器损耗低至0.85 dB。图17a显示了带有组装好的PIC的玻璃平台示意图，图17b显示了波导位于玻璃表面正下方的光学显微照片。  图 17 (a) 光子集成电路（PIC）组装于玻璃平台的示意图，展示了纤维到芯片和芯片到芯片的光学连接性，包括 RDL、TGV 和 IOX 波导。(b) 显示波导位于玻璃表面下方，间距为 250 微米，与 MPO 光纤阵列连接器中的光纤间距相同的光学端面显微照片。 除了波导之外，其他光学元件（如反射镜和透镜）也可以与玻璃基板集成。Chou 等人展示了一款集成了微镜和透镜的3D玻璃光互连（photonic interposer），实现了低损耗（<0.5 dB）、低成本且对齐容差大的单模光纤耦合。在另一份报告中，Vis 等人展示了在超薄玻璃中介层中带有45°全内反射微镜的自对准3D聚合物波导，用于芯片到芯片的光学链路。他们使用一种新颖的倾斜光刻工艺，在四英寸面板上实现了<0.5 dB的损耗和2.5 µm的对齐容差，并采用了可扩展的、兼容PCB的制造技术。 3.3. 毫米波无源器件和互连 利用先进的玻璃加工技术，已经开发出毫米波互连和组件，其具有低损耗、最小色散、高功率处理能力和优异的宽带性能。本节简要回顾了玻璃基毫米波封装技术的最新进展。 3.3.1. 互连 采用系统级封装（SoP）技术的毫米波频段高度集成封装，对封装基板上用于信号布线、功率或电流分配以及接地平面的金属层数量提出了更高的要求。封装内的信号布线包括传输线、贯穿封装过孔（TPVs）和微过孔，它们连接不同层中的信号走线或平面。 为了在毫米波封装中实现最佳性能，连接各种器件和无源元件的互连必须表现出低信号损耗。玻璃基板卓越的尺寸稳定性进一步支持细线图形化，确保阻抗匹配和最小的插入损耗。 我们制备并表征了多种互连结构，如微带线、共面波导（CPW）和背敷金属共面波导（CB - CPW）。图18展示了为5G频段在玻璃上制备的微带线和CPW结构，以及D频段的ABF/玻璃/ABF堆叠结构。提取的微带线损耗显示，在5G毫米波频段（28 - 40 GHz）为0.1 - 0.122 dB/mm，在140 GHz时为0.45 dB/mm；而CPW在5G毫米波频段的损耗为0.075 - 0.095 dB/mm，在140 GHz时为0.25 dB/mm。为了表征毫米波频段中微盲孔的特性，制备了菊花链结构，如图19 所示。  图18.玻璃上的共面波导（CPW）。(a)堆叠结构。(b)不同长度的已制造共面波导。(c)用于D波段设计的堆叠结构。(d)不同长度的已制造微带线和共面波导。  图 19 (a) 带有低损耗互连的制造玻璃面板，以及放大的插图；(b) 线条截面；(c) 菊花链；(d) 菊花链的横截面。 另一类垂直互连是电容性和电感性互连。无过孔互连基于电容和电感耦合的原理形成电气连接。贴片的尺寸会影响互连的寄生参数，并决定其工作频率。文献中提出的无过孔互连基于电容耦合，如图20所示（图中未呈现）。即使在170 GHz的频率下，其插入损耗也小于2 dB。  图20 (a) 提出的无垂直通孔互连；(b) 用于演示互连的材料堆叠；(c) 制造的互连。 3.3.2 基板集成波导（SIW） 随着工作频率升高，波导尺寸会减小，从而更易于集成到封装中。基板集成波导（Substrate Integrated Waveguides, SIW）因具备固有的屏蔽特性及高Q值优势，在射频工程领域非常受欢迎。文中提及，图21a展示了在ABF/玻璃/ABF堆叠结构上制作的SIW，图21b介绍了在玻璃上实现的充气Astra波导。测量结果显示，在整个D波段内，SIW的损耗为0.5–0.8 dB/mm；而所报道的充气SIW在整个D波段的损耗仅为0.13–0.2 dB/mm。  图21展示了在玻璃基板上的基片集成波导（SIW）结构。(a) 在ABF/玻璃/ABF层叠结构上的SIW；(b) 在玻璃上填充空气的SIW。 上一篇玻璃基板技术综述（3）
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